Re: MIPS auf Xilinx FPGA

-- so w"urde ich das mal sagen
-- und jetzt machen wir - das so - dass ich nicht weiss, ob das in einen Prozess rein muss
-- obwohl beim wirklichen Flip Flop ist auch kein Prozess.

entity my_rs_latch is
port
(
    r, s: inout bit;
    q1, q2: out bit
);
end;

architecture verhalten of my_rs_latch is
begin
    q1 = r nor q2;
    q2 = s nor q1;
end;