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VHDL-Code:
entity meinschaltnetz001 is port ( x3, x2, x1, x0: in bit; y: out bit ); end; architecture behaviour of meinschaltnetz001 is begin y <= (not x3 and not x2 and not x1 and not x0) or (x3 and x0) or (x2 and x0) or (not x3 and x2 and x1); end;